NVMe AXI Stream/Master FULL FPGA IP Core SSD M.2 PCIe1.4 AXI4 存儲加速

產品型號
NVMe AXI Stream/FULL

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NVMe AXI Stream/Master FULL FPGA IP Core

NVMe AXI FPGA IP Core 通過 AXI4 總線協議標準接口進行交互并且內部實現 PCIe Bridge，支持 AXI Master FULL 和 AXI Stream 兩個版本；通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD Devices PCI Express IP 集成內核進行交互，實現不依靠 CPU 對外部存儲器 NVMe M.2 SSD 進行讀寫，兼容 NVM Express 1.4 協議，支持 PCIe Gen 1.0，2.0，3.0，4.0。

NVMe AXI FPGA IP Core 支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale, Virtex 7 系列 FPGA 器件，為您提供低 FPGA 資源占用、快速可靠、更低成本、高讀/寫帶寬和性能可擴展的解決方案，顯著縮短上市時間，滿足嵌入式系統對使用 SSD 的需求。適用于高帶寬讀寫、高速數據存儲、高擴展的場景，如數據中心及云計算存儲、邊緣計算、AI智能、企業存儲、高速模擬數字信號數據采集存儲、航空航天數據采集存儲、自動駕駛車輛采集數據記錄和回放、汽車/醫療/工業測試設備、高速雷達/攝像頭數據采集存儲、以太網 TCP/UDP 網絡數據包捕獲等領域。

· 不依靠 CPU 讀寫 NVMe SSD
通過 AMD Devices PCI Express IP 內核讀寫 NVMe M.2 SSD
· PCI Express IP 集成內核
高帶寬，擴展性強，滿足嵌入式系統對 SSD 使用需求

· AXI4 總線協議
支持 AXI FULL 和 AXI Master Stream 兩個版本，適合多種應用場景
· 兼容 NVM Express 1.4
使用 AMD PCIe IP 硬核模塊，支持 PCIe Gen 1.0，2.0，3.0，4.0

· 高讀/寫帶寬
基于 PCIe Gen3 X4 讀寫速率均可達到 3000MB/s
· 65535 I/O 命令
支持最大每個隊列 65535 I/O 命令

· Verilog
Verilog 代碼解決方案
· Vivado 2020.1
開發工具

功能特點

? 實現不依靠 CPU 通過 AMD Devices PCIExpress IP 內核訪問外部內存 NVMe M.2 SSD
? 支持命令： Identify, Write, Read, Flush
? 兼容 NVM Express 1.4 協議
? 支持 PCIe Gen 1.0，2.0，3.0，4.0
? 自動初始化 NVMe 和 PCIe 鏈路硬件模塊
? 自動的提交和完成命令
? 支持最大每個隊列 65535 個 I/O 命令
? 基于 PCIe Gen3 X4 讀寫速率均可達到 3000MB/s
? MPSMIN (最小內存頁傳輸大小)：4Kbyte
? MDTS（最大數據傳輸大小）：至少 128Kbyte 或者沒有限制
? LBA 單元：512 字節或者 4096 字節
? NVMe AXI IP Core 支持兩個版本，包括 AXI FULL 版本和 AXI Stream 版本
? 可實現參考設計：XCZU19EG + FMC 卡 (FH1402) + SAMSUNG 980 M.2 SSD
? 提供完備的技術支持與定制化設計服務

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NVMe AXI IP Core 應用交互

NVMe AXI IP Core 通過 AXI4 總線協議標準接口進行交互并且內部實現了 PCIe Bridge，通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 進行交互，實現不依靠 CPU 對外部存儲器 NVMe M.2 SSD 進行讀寫。

NVME AXI IP Core 核庫 AXI.png

有關 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 的詳細信息參照 PG213 文檔

NVMe AXI Master FULL IP 版本

AXI 讀寫：時鐘信號有效并且復位信號拉低，NVMe AXI IP Core 開始進行自動初始化，初始化完成鏈路打通后，用戶的數據流通過 AXI Interconnect IP 寫入到 NVMe AXI IP Core 的 AXI Master FULL 接口中進行 NVMe 協議的隊列管理門鈴邏輯交互，并組成 TLP 層 PCIe 包通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 進行連接并輸出數據到 NVMe SSD 進行存儲。NVMe AXI IP Core 通過 RC/RQ/CC/CQ AXI Stream 接口從 NVMe SSD 中讀出數據并通過 AXI Master FULL 接口連接 AXI Interconnect IP 輸出給任意 AXI4 標準總線的 IP 進行用戶邏輯實現。

NVMe AXI FULL FPGA IP 核 AXI.png

NVMe AXI FULL IP 版本框圖

NVMe AXI Stream IP 版本

AXI Stream 讀寫：時鐘信號有效并且復位信號拉低，NVMe AXI IP Core 開始進行自動初始化，初始化完成鏈路打通后，用戶的數據流通過 AXI Stream 接口寫入到 NVMe AXI IP Core 中進行 NVMe 協議的隊列管理門鈴邏輯交互，并組成 TLP 層 PCIe 包通過 RC/RQ/CC/CQ AXI Stream 接口與 AMD UltraScale+ Devices Integrated Block for PCIExpress IP 進行連接并輸出數據到 NVMe SSD 進行存儲。NVMe AXI IP Core 通過 RC/RQ/CC/CQ AXI Stream 接口從 NVMe SSD 中讀出數據，通過 AXI Stream 接口輸出給 video out IP 連接視頻接口進行輸出顯示。

NVMe AXI Stream IP 核庫 AXI.png

NVMe AXI Stream IP 版本框圖

開發環境

設計語言

Verilog

開發工具

Vivado 2020.1

支持器件

AMD Virtex 7系列
AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列

IP 資源消耗表

IP 資源消耗評估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開發板，提供了一個功能齊全的設計平臺，用于構建數據存儲加速應用。Zynq UltraScale+ MPSoC XCZU19EG 開發板提供了一個帶有參考設計的開箱即用型硬件平臺，可縮短開發時間，讓您專注于目標應用。

器件系列

Zynq UltraScale+ MPSoC

芯片型號

XCZU19EG-FFVC1760-2-I

頻率 (MHz)

250

CLB Regs

8286

CLB LUTs

8459

CLB

1741

BRAM Tile

Design Tools

Vivado 2020.1

注：IP 實際邏輯資源消耗受實例化中其他邏輯資源消耗影響

應用領域

NVMe AXI Stream/FULL FPGA IP Core 適用于高帶寬讀寫、高速數據存儲、高擴展的場景，如數據中心及云計算存儲、邊緣計算、AI智能、企業存儲、高速模擬數字信號數據采集存儲、航空航天數據采集存儲、汽車及自動駕數據采集存儲及仿真測試、汽車/醫療/工業測試設備、高速雷達/攝像頭數據采集存儲、以太網 TCP/UDP 網絡數據包捕獲等領域。